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Verilog入门训练4—三人表决器

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70 xzrmail 发表于 2017-9-13 18:12:24
导读:实训3:三人表决器的设计与实现,问题提出:表决器既是多数通过事件,三个人参与表决,实现上述三人表决功能,假设参与表决的三人分别为A、B、C,表决结果为F,表决通过时,实训3:三人表决器的设计与实现问题提出:表决器既是多数通过事件,三个人参与表决,大于或等于二人即为通过。请设计一个数字组合逻辑电路,实现上述三人表决功能。1.逻辑抽象假设参与表决的三人分别为A、B、C,表决结果为F。当三人中有两人
实训3:三人表决器的设计与实现

问题提出:表决器既是多数通过事件,三个人参与表决,大于或等于二人即为通过。请设计一个数字组合逻辑电路,实现上述三人表决功能。
1. 逻辑抽象
假设参与表决的三人分别为A、B、C,表决结果为F。当三人中有两人或以上同意,即A、B、C三个输入中有两个或以上为1时,F=1。在FPGA开发板上,同样可以定义三个拨动开关分别代表A、B和C,一个LED灯代表F,表决通过时,灯亮,否则灯灭。
2. 列出真值表

A 0 0 0 0 1 1 1 1 AB C 0 1 B 0 0 1 1 0 0 1 1 00 0 10 01 0 1 11 1 1 10 0 1 C 0 1 0 1 0 1 0 1 F 0 0 0 1 0 1 1 1 得到:F=AB+BC+ AC

3. 使用Quartus 8.0建立项目,建立过程和注意事项见前两周的实验指导,选择器件时随便
指定一个。这里的项目名称为voter3。(切记项目保存路径和实验过程中新建的文件保存路径都不要出现中文)
4. 项目建好后,新建Verilog文件并输入代码
选择“File”——“New”——“Verilog HDL file”。第1种方法:直接根据逻辑表达式写出代码,即数据流描述方式。如下所示。保存文件,文件名同为voter3。


5. 编译项目。“Processing”——“Start Compilation”
6. 功能仿真
编译通过后,新建波形仿真文件:“File”——“New”,选择“Vector Waveform File”,如下图所示:

在出现的编辑界面左侧右键,选择如下:


在“Insert Node or Bus”里选择“Node Finder…”

在弹出来的“Node Finder”中,首先在“Filter”中选择“Pins: Unassigned”,然后点击“list”,在“Nodes Found”中会列出所有的引脚,第三步选择全部引脚(鼠标拉),点击“>>”,最后点击“OK”即可。在回到的“Insert Node or Bus”界面点击“OK”。

这时候会看到所有的引脚会列出来,如下所示,三个输入默认为低电平,输出F状态未知。

由实验原理可知,为了得到A、B、C三个信号不同的组合,设置A为10ns周期信号,B为20ns周期信号,C为40ns周期信号。设置方法如下: 选择输入“A”,点击右键,选择“Value”——“Clock”。

在Clock中设置周期为10ns。如下所示:

按设置完成后,如下所示:

保存波形文件,路径不要有中文!
添加完激励信号后,选择“Processing”—“Simulator Tool”,在“Simulation mode”中选择“Functional”,再点击“Generate Functional Simulation Netlist”。然后选择“Overwrite simulation input file with simulation result”,点击“Start”开始仿真。
Voter3.vwf
仿真成功后,回到波形文件,会弹出提示。选择“是”来更新仿真结果,如下图所示:

根据仿真结果分析,例如在红线所在位置,A=1,B=0,C=1,就是说三个人中有两个人举手通过,因此F应该等于1。结果正确。也可以从其他任意位置分析,看电路是否符合要求。
7. 指定引脚
点击“File”——“Save Project”,然后关闭quartus 8.0。打开Quartus 11.0,选择“Open Project”,找到上面保存的项目。项目打开后,首先更换器件,方法如下:点击项目中器件(刚才随便指定的),右键,选择“Device”


在弹出来的器件选择界面中,在Family栏选择Cyclone IV E,右边Package处选择“FBGA”,然后在列表中找到需要的EP4CE30F23C08器件,点击OK。


器件选择后,需要重新编译程序:“Processing”——“Start Compilation”。
编译通过后,查看开发板使用手册,指定引脚。A、B、C对应SW0至SW2,引脚分别为:C2、F1、F2,。LED_OUT对应LEDG0,引脚为J2。“Assignments”—“Pin Planner”。
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